Bài tập ôn cuối kỳ - kỹ thuật số

Đại học bách khoa tp.HCM - khoa điện - điện tử - bộ môn điện tửbài 1:cho mạch logic như hình vẽ. khảo sát dạng tín hiệu Y, Z,T theo tín hiệu A, B,C . Biết rằng giá tr4i ban đầu ngõ ra Q của chốt D và Flip Flop D đều bằng 1.
Nội dung trích xuất từ tài liệu:
Bài tập ôn cuối kỳ - kỹ thuật số i H c Bách Khoa TP.HCM – Khoa i n- i n T - B Môn i n T BÀI T P ÔN CU I KỲ - K THU T SBài 1 Cho maïch logic nhö hình veõ. Khaûo saùt daïng tín hieäu Y, Z, T theo tín hieäu A, B, C. Bieátraèng giaù trò ban ñaàu ngoõ ra Q cuûa choát D vaø Flip Flop D ñeàu baèng 1. D Q Y A EN Q Z B D Q T CK Q C A B CBài 2 Söû duïng JK.FF coù xung clock kích theo caïnh leân, ngoõ vaøo Preset vaø Clear tích cöïc logic0 (tích cöïc thaáp), thieát keá b ñ m noái tieáp (boä ñeám baát ñoàng boä) 3 bit QAQBQC (QC laø LSB) coùgiaûn ñoà traïng thaùi nhö hình veõ. QAQBQC 111 110 000 101 001 Trang 1 / 11 i H c Bách Khoa TP.HCM – Khoa i n- i n T - B Môn i n TBài 3 Xaùc ñònh giaûn ñoà traïng thaùi cuûa heä tuaàn töï goàm 1 ngoõ vaøo X vaø 2 T-FF Q1, Q0 nhö hìnhveõ Q0 Q1 X T Q T Q CK Q CK Q CKBài 4 Thaønh laäp baûng chuyeån traïng thaùi hoaëc giaûn ñoà traïng thaùi cuûa heä tuaàn töï kieåu MOOREcoù 1 ngoõ vaøo X vaø 1 ngoõ ra Z. Ngoõ ra Z chæ baèng 1 khi ngoõ vaøo X nhaän ñöôïc chuoãi lieân tuïc1, 1, 0, 1. Haõy ruùt goïn baûng traïng thaùi.Bài 5 Cho heä tuaàn töï coù 1 ngoõ vaøo X vaø 2 ngoõ ra Z1, Z2. Heä coù 4 traïng thaùi A, B, C vaø D coùgiaûn ñoà traïng thaùi nhö hình veõ. Vôùi pheùp gaùn traïng thaùi (maõ hoùa traïng thaùi) A: Q1Q2 = 10,B: Q1Q2 = 00, C: Q1Q2 = 01 vaø D: Q1Q2 = 11. Haõy thieát keá heä baèng JK_FF vaø coång logic hoaëcD_FF vaø PLA (chæ choïn 1 trong 2). Bieát raèng khi xung clock vaøo coù caïnh xuoáng heä seõ chuyeåntraïng thaùi.0 1 A X=1 B 01 11 0 0 1 1 D 0 C 10 00 Trang 2 / 11 i H c Bách Khoa TP.HCM – Khoa i n- i n T - B Môn i n TBài 6 Cho heä tuaàn töï coù löu ñoà maùy traïng thaùi (löu ñoà SM, giaûn ñoà traïng thaùi nhö hình veõ). Xaùcñònh phöông trình (haøm) traïng thaùi keá cuûa caùc bieán traïng thaùi Q+1, Q+2 vaø phöông trình (haøm)ngoõ ra Z1, Z2. S0 01 = Q1Q2 Z1 0 X 1 Z2 S1 11 S2 10 Z1, Z2 1 X 0 1 X 0 Z1 11Bài 7 Moät heä toå hôïp coù ngoõ ra Z laø soá nhò phaân 4 bit (z3 z2 z1 z0); coù chöùc naêng choïn 1 trong4 maõ nhò phaân 4 bit ngoõ vaøo: M, N, P hoaëc Q phuï thuoäc 2 ngoõ vaøo ñieàu khieån x1 vaø x0. x1 x0 Z= z3 z2 z1 z0 0 0 M= m3 m2 m1 m0 0 1 N= n3 n2 n1 n0 1 0 P= p3 p2 p1 p0 1 1 Q= q3 q2 q1 q0 Vieát maõ VHDL thöïc hieän maïch naøy söû duïng component MUX 4 1 coù khai baùoENTITY: ENTITY MUX4 IS s1 s0 y PORT (d0, d1, d2, d3: IN STD_LOGIC; 0 0 d0 s1, s0: IN STD_LOGIC; 0 1 d1 y: OUT STD_LOGIC); END MUX4; 1 0 d2 ...