IC trên FPGA (final) (Field-Programmable Gate Array )

module RegAndWire(clk, reset, inA, inB, wireOut1, wireOut2, regOut1, regOut2);input clk, reset;input [3:0] inA, inB;output [3:0] wireOut1, wireOut2, regOut1, regOut2;reg [3:0] regOut1, regOut2;wire [3:0] testWire;reg [3:0] testReg;
Nội dung trích xuất từ tài liệu:
IC trên FPGA (final) (Field-Programmable Gate Array ) IC trên FPGA (final)(Field-Programmable Gate Array ) Bá viên Khoa CNTT 1 Reg khác Wire nào?module RegAndWire(clk, reset, inA, inB, wireOut1, wireOut2, regOut1, regOut2); input clk, reset; input [3:0] inA, inB; output [3:0] wireOut1, wireOut2, regOut1, regOut2; reg [3:0] regOut1, regOut2; wire [3:0] testWire; reg [3:0] testReg; assign wireOut1 = inA + inB; assign testWire = inA; assign wireOut2 = testWire + inB; always @(posedge clk) begin regOut1 Reg khác Wire nào?module RegAndWire(clk, reset, inA, inB, wireOut1,wireOut2, regOut1, regOut2); input clk, reset; input [3:0] inA, inB; output [3:0] wireOut1, wireOut2, regOut1,regOut2; reg [3:0] regOut1, regOut2; wire [3:0] testWire; reg [3:0] testReg;endmodule 2009 Bá , GV khoa CNTT, Reg khác Wire nào?module RegAndWire(clk, reset, inA, inB, wireOut1, wireOut2,regOut1, regOut2); assign wireOut1 = inA + inB; assign testWire = inA; assign wireOut2 = testWire + inB; always @(posedge clk) begin regOut1 Reg khác Wire nào? wireOut1 và wireOut2 cho nhau regOut1 và regOut2 cho khác nhau2009 Bá , GV khoa CNTT,Reg khác Wire nào? wireOut1 và wireOut2 có input nhau, output nhau2009 Bá , GV khoa CNTT,Reg khác Wire nào?2009 Bá , GV khoa CNTT, bài Phân chia nhóm: nhóm 4 có do nhóm, nhóm 1 . nhóm có các thành viên khác2009 Bá , GV khoa CNTT, bài (2) báo cáo Word, theo email và in ra gian: vào 4 ngày 6/5/2009 ( có gì thay thông báo sau) : phòng khoa Ghi rõ: tên sv trong nhóm, mã sinh viên, . Ai làm gì làm, trình simulation và minh là Nêu2009 Bá , GV khoa CNTT, bài1. nhân ít logic . khi phép nhân trong Verilog thì 8b x 8b 368 , 16b x 16b 1632 . (Nhóm 1 )2. thanh RAM (có , ghi ) dung tùy . (Nhóm 1 )3. CPU , RAM làm và .4. do. trên tài tham suy . ghi rõ tên tài tham , và không trùng trình bày trong bài2009 Bá , GV khoa CNTT,Counter ( ) Sau clock giá lên 1 => bao D Flip-flop và 1.2009 Bá , GV khoa CNTT, trìnhmodule counter1(clk, reset, counter); input clk, reset; output [3:0] counter; reg [3:0] counter; always @(posedge clk or posedge reset) begin if(reset) counter Counter có tín Enable Là counter khi có tín cho phép (enable)2009 Bá , GV khoa CNTT, trìnhmodule counter2(clk, reset, enable, counter); input clk, reset, enable; output [3:0] counter; reg [3:0] counter; always @(posedge clk or posedge reset) begin if(reset) counter Counter up/down 0~9 Là vào tín up/down mà xuôi hay trong vi 0 9 module LED phân => Bài 5: 2ô 7 LED. SG7 SG7 S S S S G G G G 2 6 2 6 SG1 SG1 S S S S G G G G 3 5 3 5 SG4 SG42009 Bá , GV khoa CNTT,Simple CPU : PC: program counter ROM: ALU: mã + phép toán2009 Bá , GV khoa CNTT,Các1. PC (program counter), cao là2. ROM có 16 , 32 bits3. ALU có mã4. 3 module trên2009 Bá , GV khoa CNTT,1. PC . module PC(clk, reset, proCounter); input clk, reset; output [3:0] proCounter; reg [3:0] proCounter; always @(posedge clk or posedge reset) begin if(reset) begin proCounter 2. ROM có trúc sau: 8 bits là Opcode, thông tin là phép , hay 8 bits + 8 bits theo là 2 giá phép toán 8bits2009 Bá , GV khoa CNTT, 2. ROM (2)module ROM(addr, data); input [3:0] addr; outp ...