Thiết bị ngoại vi và ghép nối . chương 5

Cổng ra đơn giản có chốt (latched output port, based on 74 HC 374/HC373/HC273/HC574..., 8 bit Register), (fig. 5.2)• Cổng vào đơn giản không chốt (unlatched input port, based on 3 state buffer - 74HC244)• Cổng vào có chốt (Latched Input Port), chú ý status flag .
Nội dung trích xuất từ tài liệu:
Thiết bị ngoại vi và ghép nối . chương 5 ch 5. digital interface • GhÐp nèi hÖ trung t©m víi ThiÕt bÞ ngo¹i vi qua c¸c tÝn hiÖu logic 1/0 • pARALLEL iN/OUT – poRTS: principle, pPI, Centronics/LPT – PCMCIA, Dual ported Ram. – INTERCACing to devices: Key pad, LED, text panel, encoder, STEP motor, ... – hI-pOWER INTERFACE: relay, scr, triac, power mosfet, igbt... • sERIAL in/OUT: Sync, async, – RS-232, RS-485, RS-422 – modem... P&I Ch5-Digi In/Out 1 5.1. parallel interface: 5.1.1. nGuyªn lý• In/Out nhiÒu bit ®ång thêi, nhanh, gÇna. A Port Line ( 1bit port): – Output Port: Latched Output (chèt ra), D_Flip-Flops – Unlatched Input, h×nh 5.1. single IO line/pin P&I Ch5-Digi In/Out 2 1• D Flip-Flop (D trigger): – Là 1 trong những phần tử cơ bản của hệ dãy, – D – data, lưu giữ 1 bit số liệu. – 4/6/8 D flip-flop => tạo ra 4/6/8 bit register, nhiều registers đóng trong 1 chip là SRAM.P&I Ch5-Digi In/Out 3 – Output: • Q - ứng với giá trị data input vào thời điểm có clock • /Q – đảo của Q. – Input: • Data bit: 1 hoặc 0 • Clock, thường là sườn lên, ghi nhận giá trị của data và lưu lại cho đến khi có bit số liệu khác ghi đè lên. • [Có thể có] clear – xóa; Preset – đặt trước – Có 2 loại: Transparent (HC373) và Master- Slave (HC374)P&I Ch5-Digi In/Out 4 2 H. 501 b, cMOSFET (Metal Oxide Semiconductor Field Effect Transistor) P&I Ch5-Digi In/Out 5 • Write pin: bit 0 or 1, clock = ↑ – Write bit 0: D flip-flop => Q = 0; -Q = 1 => gate = 1 => R(ds) MOSFET = ON => pin = 0 – Write bit 1 D flip-flop => Q = 1; -Q = 0 => gate = 0 => R(ds) MOSFET = OFF => pin = 1 • Read pin: (Input line– out “1” firstly)- ReadPin = 0 (!) => open 3 state lower buffer => 1/0 from pin => data bus (i) • ReadLatch (Reading bit out previously) : -ReadLatch = 0 (!) => open 3 state higher buffer => 1/0 from pin => data bus (i) P&I Ch5-Digi In/Out 6 3 5.1. parallel interface: 5.1.1. nGuyªn lýb. Simple In-Out Ports:• Cæng ra ®¬n gi¶n cã chèt (latched output port, based on 74 HC 374/HC373/HC273/HC574..., 8 bit Register), (fig. 5.2)• Cæng vµo ®¬n gi¶n kh«ng chèt (unlatched input port, based on 3 state buffer - 74HC244)• Cæng vµo cã chèt (Latched Input Port), chó ý status flag P&I Ch5-Digi In/Out 7 5.1. parallel interface: 5.1.1. nGuyªn lý Ứng dụng: ghép nối DAC, LED display… P&I Ch5-Digi In/Out 8 4 Port[Parallel_Out]:= solieu; LÖnh Pascal• Out Port: 74 HC 374:• CPU ph¸t ®Þa chØ ra IO space => cã t/h -IO CS• Ph¸t data vµ -IOW => cã t/h Clock = ↑ (Rising Edge) => data ®−îc chèt vµo HC374• Ng/vi => OutControl = 0 => open 3 state output P&I Ch5-Digi In/Out 9 Hình 5.2c. Unlatched Input Port Hình 5.2d. Latched Input Port Unlatched Inport & latched Inport P&I Ch5-Digi In/Out 10 5 5.1. parallel interface: 5.1.1. nGuyªn lýc. Port song song cã tÝn hiÖu b¾t tay/ tr¹ng th¸i (outport): – Göi 1 packet ra ngo¹i vi, cÇn ®ång bé gi÷a 2 phÝa – Peripheral chØ ®äc bé ®Öm cæng khi cã sè liÖu (cê IBF thiÕt lËp, 1) – CS chØ göi sè liÖu ra tiÕp theo khi byte/char tr−íc ®· ®−îc ®äc bëi Peripheral (OBE - Output Buffer Empty, xãa, 0) – Chó ý Time-Out-Error. – CPU göi 1 character, set -OBE =1 (Out. Buf Empty) – Per: If IBF= 1 then ®äc char (In. Buffer Full) – Bµi tËp: LËp tr×nh (C/ Pascal/Asm) cho s¬ ®å sau ®Ó göi 1 packet n byte - Chó ý Timeout Error P&I Ch5-Digi In/Out 11 IRQ OBE P&I Ch5-Digi In/Out 12 6 5.1. parallel interface: 5.1.2. Programmable ports• Ports: • Intel PPI 8255 (Programmable Peripheral Interface) • Motorola PIA 6821 (Progr. Interface Adaptor) • Z80 PIO (Parallel In/Out) ...• Flexible Specifics: • 2..4 In/ Out Ports, single line direction define (PIA/ PIO) • Mode: IN/OUT w [w/o] handshake, bus trans-ceiver • Control/ status/ HSK: Edge (↑, ↓) or Level (hi, lo)• Case study 1: PPI 8255: Tù ®äc 4 ports: PA, PB, PCH & PCL, 24 IO lines 3 modes M0, M1 & M2, (PA & PB, PC as HSK signals) §¬n gi¶n vµ hiÖu qu¶• Case Study 2: Interface ISA bus – PPI 8255, (Fig. 5.3a) P&I Ch5-Digi In/Out 13 H×nh 5.3a. GhÐp nèi PPI 8255 víi PC qua ISA bus P&I Ch5-Digi In/Out Addr: 300h-303h, Mode 0 all, PA & PC In, PB Out 14 7 5.1. parallel interface: 5.1.3. centronics port• Centronics Computer Inc. so called LPT; 2 LPT ports (available) in PC• Modes: SPP, EPP, ECP & IEEE 1284 (E ...